بایگانی برچسب: s

طراحی تکنیک‏های تست پذیری برای آشکارسازی خطاهای تاخیر در خانواده منطقی CMOS/BiCMOS

  چکیده ــ تست خطای تاخیر در مدارات منطقی در اینجا مطالعه شده است. نشان داده شده که با آشکارسازی پاسخ دارای تاخیر زمانی در یک مدار ترانزیستوری، دو نوع خطا آشکارسازی می‏شود: 1) خطاهایی که به دلیل برخی نقص‏های … ادامه‌ی خواندن

منتشرشده در مقالات ترجمه شده مهندسی الکترونیک، مخابرات و کنترل, همه مقالات ترجمه شده | برچسب‌شده , , , , , , , , , , , , , , , | دیدگاه‌تان را بنویسید:

نظرات، پیشنهادات و انتقادات

در این سایت، تصمیم بر این گرفتنم تا از نظرات شما مشتریان استفاده کنم و در صورت نیاز تغییراتی در روند انجام ترجمه ایجاد کنم. به همین دلیل خواهش می کنم از مشتریانی که کار ترجمه برای آنها انجام شد، … ادامه‌ی خواندن

منتشرشده در درباره مترجم | برچسب‌شده , , , , , , , , , , , , | دیدگاه‌تان را بنویسید: