طراحی تکنیک‏های تست پذیری برای آشکارسازی خطاهای تاخیر در خانواده منطقی CMOS/BiCMOS

 

چکیده ــ تست خطای تاخیر در مدارات منطقی در اینجا مطالعه شده است. نشان داده شده که با آشکارسازی پاسخ دارای تاخیر زمانی در یک مدار ترانزیستوری، دو نوع خطا آشکارسازی می‏شود: 1) خطاهایی که به دلیل برخی نقص‏های باز موجب تبدیل‏های دارای تاخیر در نود خروجی می‏گردد، و 2) خطاهایی که موجب یک سطح ولتاژ میانی در نود خروجی می‏گردد. یک مدار تست نیز پیشنهاد شده که امکان آشکارسازی همزمان خطاهای دارای تاخیر را فراهم می‏سازد. مدار تست خطای تاخیری، سرعت مدار تحت تست (CUT) را به طور قابل ملاحظه ای کاهش نمی دهد. نتایج شبیه سازی نشان می‏دهد که این تکنیک مناسب هر نوع طراحی می‏باشد.

اصطلاحات شاخص ــ تست همزمان، تست خطای اتصال باز و خطای دارای تاخیر، طراحی برای تست پذیری، مدار CMOS کاملا تست پذیر، تست VLSI.

Design-for-Testability Techniques for Detecting Delay Faults in CMOSBiCMOS Logic Families

105,000 ریال – خرید

درباره electricaltranslate

کارشناس برق قدرت مسلط به ترجمه متون که از سال 91 آغاز به ترجمه تخصصی مقالات و متون برق کرده ام. همه مقالات موجود ترجمه صاحب سایت می باشد
این نوشته در مقالات ترجمه شده مهندسی الکترونیک، مخابرات و کنترل, همه مقالات ترجمه شده ارسال و , , , , , , , , , , , , , , , برچسب شده است. افزودن پیوند یکتا به علاقه‌مندی‌ها.

دیدگاهتان را بنویسید